浅析 Xilinx 时序约束分析
简介
Xilinx 公司所开发的 Vivado 集成开发环境使用 Xilinx Design Constraints (XDC) 格式 进行时序约束，而不再使用传统的 User Constraints File (UCF) 格式。
XDC 和 UCF 约束之间存在关键差异。
XDC 约束基于标准的 Synopsys Design Constraints（SDC）格式。 SDC 的使用和发展已超过 20 年，使其成为描述设计约束的最流行和最成熟的格式。
关于 XDC 约束
XDC 约束是行业标准 SDC（version 1.9）和 Xilinx 专有物理约束的组合。
XDC 约束具有以下特性：
- 它们不是简单的字符串，而是遵循 Tcl 语义的命令。
- Vivado 的 Tcl 解释器可以像任何其他 Tcl 命令一样解释它们。
- 它们的读入和解析顺序与其他 Tcl 命令相同。
您可以在流程的不同点以多种方式输入 XDC 约束：
- 将约束存储在一个或多个 XDC 文件中。
要在内存中加载XDC文件，请执行以下一项操作：- 使用
read_xdc命令。 - 将其添加到您的项目约束集。XDC 文件仅接受
set，list和expr内置的 Tcl 命令。 有关受支持的命令的完整列表，请参见附录 A，受支持的 XDC 和 SDC 命令。
- 使用
- 使用非托管的Tcl脚本生成约束。
要执行Tcl脚本，请执行以下任一操作：- 运行
source命令。 - 使用
read_xdc -unmanaged命令。 - 将 Tcl 脚本添加到您的项目约束集。
- 运行